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香山开源处理器设计文档
Indirect Target Tage (ittage)
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向量浮点功能单元 VFPU
控制状态寄存器 CSR
硬件性能计数单元 HPM
调试模块 Debug Module
访存
访存
访存流水线 LSU
访存流水线 LSU
Load 指令执行单元 LoadUnit
Store 地址执行单元 StoreUnit
Store 数据执行单元 StdExeUnit
原子指令执行单元 AtomicsUnit
向量访存
向量访存
向量 Load 拆分单元 VLSplit
向量 Store 拆分单元 VSSpli
向量 Load 合并单元 VLMergeBuffer
向量 Store 合并单元 VSMergeBuffer
向量 Segment 访存指令处理单元 VSegmentUnit
向量 FOF 指令单元 VfofBuffer
访存队列 LSQ
访存队列 LSQ
Load 队列 VirtualLoadQueu
读后读违例检查 LoadQueueRAR
写后读违例检查 LoadQueueRAW
Load 重发队列 LoadQueueReplay
Uncache Load 处理单元 LoadQueueUncach
Load 异常缓冲 LqExceptionBuffer
Store 队列 StoreQueue
Uncache 处理单元 Uncache
Store 提交缓冲 SBuffer
Load 非对齐访存单元 LoadMisalignBuffer
Store 非对齐访存单元 StoreMisalignBuffer
数据缓存
数据缓存
Load 访存流水线 LoadPipe
缺失队列 MissQueue
Probe 队列 ProbeQueue
主流水线 MainPipe
写回队列 WritebackQueue
错误处理与自定义故障注入指令
内存管理单元 MMU
内存管理单元 MMU
L1TLB
Repeater
L2TLB
L2TLB
Page Cache
Page Table Walker
Last Level Page Table Walker
Hypervisor Page Table Walker
Miss Queue
Prefetcher
PMP & PMA
缓存子系统
缓存子系统
二级缓存
二级缓存
二级缓存 CoupledL2
A 通道请求缓冲 RequestBuffer
请求仲裁器与主流水线
目录 Directory
数据 SRAM DataStorage
MSHR
上游 TileLink 总线通道
上游 TileLink 总线通道
SinkA
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GrantBuffer
下游 CHI 总线通道
下游 CHI 总线通道
TXREQ
RXRSP
RXDAT
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TXDAT
TXRSP
P‑Credit 管理机制
链路层控制器 LinkMonitor
MMIO 转接桥 MMIOBridge
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Indirect Target Tage (ittage)
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